IPSYS01_深圳長欣自動化設備有限公司

詳細信息

品牌	BAILEY
規格	IPSYS01
材質	IPSYS01
產地	瑞士

IPSYS01

圖2. 通用2線或3線智能變送器框圖。

　　圖2中的U5運算放大器和Q3緩衝器監測虛地，持續維持智能變送器的公共端，使其保持在U4輸出的恒定電壓。U5運算放大器能夠支持12V大供電電壓，PLC RLOAD/檢測電阻值高達250Ω。C8和R8負反饋網絡穩定環路電流，以及確保正常預期條件下的穩定性。

　　選擇功率晶體管和保護元件

　　Q1功率晶體管無特殊要求，可以是MOSFET或雙極型功率晶體管，滿足大、工作區要求即可。例如，如果環路電源為36V，大限流為35mA，那麼大功耗要求為1.26W。要謹慎處理PCB布局、走線寬度及散熱能力。

　　肖特基二極管（D1）（見圖1）為器件，防止反向電流損壞變送器。此外，可在LOOP+和LOOP-輸入之間增加一個瞬態電壓抑制器（D2，方框圖中未顯示），防止過壓浪涌條件。D1和D2的要求取決於具體應用的規格。隨著雷達應用需求的提高和數字信號處理技術的迅速發展，對雷達接收係統的設計也越來越希望符合軟件無線電的設計思想，即將ADC盡可能靠近天線，將接收到的模擬信號盡早數字化。

　　數字化的中頻信號通常基於FPGA實現數字下變頻獲得基帶I/Q信號，但隨著信號載頻和帶寬的不斷提高，也需要更加高速的ADC完成信號採樣，於是對數字下變頻的處理要求也越來越高。在超寬帶雷達接收係統中，高速的數據率使得基於FPGA的寬帶數字下變頻算法已不再適合採用傳統的串行結構實現，本文介紹了一種基於並行多相濾波結構的超寬帶數字下變頻設計方法，其並行的流水處理方式使得高速數據無需緩存，處理帶寬也相應大大提高。

　　2.設計原理

　　根據帶通採樣定理，在數字中頻接收係統中採樣率s f 與信號中頻c f 。滿足（其中M為正整數）時，數字混頻算法為簡單，尤其是在採樣率較高的超寬帶數字接收係統中，滿足此條件可以簡化設計、便於工程實現。

　　在本文的超寬帶數字接收係統中，採樣率和接收帶寬都較大，低通濾波器設計採用多相結構。設低通濾波器的衝激響應為h（n），其Z變換為：

　　衝激響應公式

　　這樣即完成濾波器係數的多相分解，在工程實現時在工程實現時，可以根據需要採用先抽取再濾波的方式降低對硬件處理速度的要求，並提高實時處理能力。

　　數字下變頻倣真和設計主要基於FPGA係統級設計工具System Generator（SysGen）完成，它能夠實現從算法模型向FPGA硬件的直接遷移。工程實現主要包含數字混頻、並行多相濾波和數據抽取三部分，其中數字混頻過程同時實現了2倍抽取，並行多相濾波後得到大帶寬信號的基帶I/Q數據，再對此基帶信號進行2倍或多倍抽取即可實現對較小帶寬的抽取。以並行八相濾波分解結構為例，數字下變頻算法結構如圖1所示。

　　數字下變頻算法結構圖

　　3.算法實現

　　本文的超寬帶數字接收係統中，要求信號中頻為400MHz，採樣率為1600MHz，輸入信號帶寬包含600MHz和350MHz兩種。根據後續處理係統需求，數字下變頻後對基帶信號分別進行2倍和4倍抽取，抽取後的數據率分別為800MHz和400MHz.

　　高速ADC選擇TI公司的ADC083000，其採樣率和全功率帶寬均達到3GHz;FPGA選擇Xilinx公司Virtex-6係列的XC6VSX315T，其具有較多的DSP48E資源，非常適合用於數字下變頻算法中佔用資源較多的數字濾波器設計。

　　3.1 高速數字信號預處理

　　ADC採樣後的高速數字中頻信號是通過4路速率為400MHz的並行總線輸入至FPGA的，如此高速的信號顯然不易在FPGA中直接進行數字下變頻處理。為了適應FPGA進行數字下變頻時的處理速度，保證其在常溫和高低溫下均穩定工作，首先需要對高速數字信號進行降速預處理。Virtex-6係列FPGA擁有的雙倍數據速率寄存器IDDR可以實現數據率降低一倍，其下降沿數據由輸入時鐘的反轉進行控制，算法實現如圖2所示。

　　高速數字信號預處理

　　經降速處理後，輸入至FPGA的4路並行、速率為400MHz的高速信號就變成8路並行、速率為200MHz的較低速信號，這樣的數據率非常適合FPGA處理。

　　3.2 數字混頻

　　由於信號中頻400MHz與採樣率1600MHz符合fc/fs=1/4的對應關係，數字本振就只有1、-1和0這樣的簡單序列，於是數字混頻過程也就變成了加減運算。假設降速預處理後的8路並行信號為（x1，x2，x3，x4，x5，x6，x7，x8），則混頻後I路並行信號為（x1，0，-x3，0，x5，0，-x7，0），Q路並行信號為（0，x2，0，-x4，0，x6，0，-x8，）。

　　本文中輸入信號大帶寬為600MHz，因此數字下變頻後抽取倍數小應為2，而數字混頻後I/Q各產生了4路並行為0的數據，這樣混頻過程中恰好可以實現2倍抽取，於是抽取後I路的4個並行支路信號為（x1，-x3，x5，-x7），Q路的4個並行支路信號為（x2，-x4，x6，-x8）。實際工程實現時，數字混頻過程只需將輸入的8路並行AD信號分成兩組即可，加減運算與後面的並行多相濾波一起處理。本文提出了一種基於FPGA和USB接口的驗光儀控制係統設計方案，該方案中的全自動電腦驗光的接口設計是在原先驗光儀的基礎進行了改進，設計了基於FPGA的全自動電腦控制係統，並採用了先進的USB技術連接設備與電腦，提高了數據傳輸速率，增加了定位精度，並且縮短了驗光過程的時間。

　　1.引言

　　近些年來，近視已經嚴重影響了人們的健康。為了準確的了解近視患者眼睛的近視程度，為近視者配出更加合適的眼鏡，驗光儀器成為了眼鏡零售行業的設備。目前市場上主流電腦驗光儀並不能完全實現驗光過程的自動化，問題主要表現在以下三個方面：

　　定位速度慢；定位精度差；自動化水平低。

　　為了解決以上問題，本設計對原有的電腦驗光儀進行了改進，採用運行速率快，穩定性高的FPGA控制步進電機驅動芯片，實現了驗光儀的三軸聯動；運用行程開關實現了極點間的自動往返。為了保護電路，設計了板間的光電隔離電路；並且採用先進的USB技術使電腦和設備進行通信，增加了數據的傳輸率，提高了設備的可控性。

　　2.係統硬件整體設計

　　控制係統是驗光儀的控制核心，它不但要實現對多軸步進電機的運動和光源控制，還要實現與上位機信息的交互和其他重要功能。驗光儀的主控制板的設計由EP3C16Q240C8小係統擴展而成，根據FPGA功能實現及相關外設擴展對插針接口進行適當更改，並添加了USB通信接口、步進電機驅動模塊和行程開關信號輸入端的光電隔離電路。驗光儀控制係統的主控制板硬件電路設計框圖如圖1所示。

　　主控制板硬件電路設計框圖

　　主控制板中FPGA使用的是Altera公司生產的Cylone III係列芯片EP3C16Q240C8N，該芯片擁有15，408個邏輯單元；可以提供516，096字節的RAM;另外芯片內部還自帶有4個鎖相環，可以保證係統時鐘信號在高速運行時的穩定性。步進電機驅動芯片選擇使用Allergo公司生產兩相步進電機驅動芯片SLA7042M，它能夠實現超平滑低速驅動。為了實現主芯片和外部設備通信，控制板需要將3.3V和5V的電平相互轉換，係統使用TI公司生產的16位3.3V-5V電平轉換芯片SN74ALVC164245.USB接口控制芯片採用PDIUSBD12，它集成了SIE FIFO存儲器、收發器以及電壓調整期，適用於許多的外部設備。

　　3.Verilog硬件功能實現

　　Verilog HDL是一種硬件描述語言，主要用於從算法級、門級到開關級的多種抽象設計層次的數字係統建模.FPGA芯片是驗光儀主控制板的核心部件，本設計方案中使用Verilog HDL在FPGA上實現下位機與上位機的信息交互、多軸聯動步進電機運動平臺的控制、對光源的控制等功能，FPGA內部功能模塊如圖2所示。

　　FPGA內部功能模塊圖

　　1）USB接口控制模塊：FPGA內部USB固件程序，實現FPGA與上位機USB接口通信。

　　2）時鐘模塊：對外部的16MHz時鐘進行分頻、倍頻處理，產生FPGA工作所需各種頻率的時鐘信號。

　　3）指令分析模塊：分析收到的上位機指令，根據規定的指令協議，產生執行命令並將執行指令發送到各個執行模塊。

　　4）步進電機控制模塊：執行FPGA送達的三軸步進電機控制指令，對各軸的電機進行細分、變速控制，終通過給步進電機驅動芯片發送不同的命令實現電機的三軸聯動。

　　5）光源控制模塊：控制光學係統的5個LED紅外光源和3個視覺輔助光源3個視覺輔助光源引導人眼注視方向，5個LED紅外光源輔助係統的對焦功能。

　　4.上位機應用程序及驅動程序的實現

　　本電腦驗光儀控制係統上位機軟件主要負責完成視頻圖像採集和處理的功能，在預處理的基礎上完成形態學的處理、目標識別和光斑參數計算輸出等一係列指令，並將指令通過USB接口傳輸給下位機。由於該設備不是一個類設備，說以要使設備正常工作，還需要編寫專門的驅動程序和軟件。

　　4.1 驅動程序的編寫

　　驅動程序的編寫使用一些驅動開發的工具，例如Driver Studio、WinDriver等。

　　Driver Studio3.2進行開發，開發步驟這裏就不一一列舉，應該注意的是要在USB Vendor ID和USB Product ID中輸入和固件中設備描述一致的信息。由於選用的是Philips的PDIUSBD12芯片，所以設備的Vendor ID固定為0×0471.

　　使用Driver Studio的Driver Wizard生成驅動框架後，可以根據需要使用Visual C++6.0對Driver Wizard生成的工程文件中的函數進行修改，還有就是對自定義的IO控制接口函數進行處理和廠商請求的編寫。完成這些後，就可以對驅動程序進行編譯了，成功編譯驅動程序後，將它和Driver Studio自動生成的。inf文件放在同一目錄下，在查找驅動的時候指定這個目錄就可以了。

RS3 01984-1439-0005 MULTI LOOP PROCESSOR

RS3 01984-1445-0005 CONTACT PROCESSOR

RS3 01984-1448-0002 COORDINATOR PROCESSOR

RS3 01984-1460-0003 CONTACT I/O

RS3 01984-1463-0001 ANALOG INPUT FIC NON-ISOLATED